Гибридное соединение и трёхмерные чипы: от контактов до тепловых ограничений
Условное сечение показывает гибридный характер интерфейса. TSV через толщину кремния является другим элементом полного маршрута. Открыть иллюстрацию в полном размере.
В трёхмерном чипе соседние функции можно соединить тысячами коротких вертикальных контактов вместо длинного обходного пути. Гибридное соединение позволяет уменьшать их шаг, но вместе с плотностью растут требования к поверхности, совмещению, тестированию и отводу тепла. Успешный электрический контакт сам по себе ещё не означает выгодный и надёжный процессор.
В статье разделены промышленная технология, серийное изделие, исследовательский образец и дорожная карта. Публичные факты сверены на 26 октября 2026 года. Геометрические, электрические, производственные и тепловые расчёты ниже являются самостоятельными учебными моделями. Они не описывают результаты испытаний оборудования владельца сайта и не заменяют параметры конкретного процесса сборки.
Содержание статьи
- Почему соединение называется гибридным
- Планарность и состояние меди задают исходные условия процесса
- Плотность контактов растёт как обратный квадрат шага
- Рекорды 200 нм W2W и 1 мкм D2W имеют разные условия
- W2W и D2W обменивают производительность на свободу выбора кристаллов
- Known good die снижает риск дорогой сборки, сохраняя границы теста
- Выход годных стека определяется несколькими вероятностями
- Смещение площадок меняет площадь перекрытия
- Короткая связь уменьшает паразитные расходы, но не всю энергию системы
- TSV, ориентация поверхностей и разводка образуют единый маршрут
- Питание ограничивается током, сопротивлением и доступной геометрией
- Тепловое сопротивление слоя зависит от толщины и площади
- Два активных слоя нагревают общий путь к охладителю
- Горячая точка отличается от средней плотности мощности
- Размещение кэша относительно CPU показывает системный компромисс
- Утонение помогает маршруту, но осложняет обращение с кристаллом
- Температурный бюджет сборки отличается от температуры эксплуатации
- Термоциклы и деформация проверяют долговременную устойчивость
- Промышленная технология, продукт и исследовательская структура имеют разные статусы
- Официальные первичные источники
- Читайте также
Почему соединение называется гибридным
В типичном Cu–dielectric hybrid bonding одновременно формируются связи между диэлектрическими поверхностями и между подготовленными медными контактами. Это отличается от соединения через отдельные выступающие припойные микробампы. «Гибридность» относится к сочетаемым материалам интерфейса, а не обязательно к разным производителям кристаллов или сочетанию нескольких техпроцессов. Смешение этих значений мешает понять реальную конструкцию.
Отсутствие припойного столбика позволяет иначе масштабировать геометрию и уменьшать высоту связи. Однако поверхность должна быть подготовлена для тесного контакта по всей предусмотренной области. Воздушный зазор или частица способны нарушить больше одного соединения. Поэтому переход к меньшему шагу определяется не только литографией площадок, но и чистотой, планарностью, совмещением и последующей обработкой.
Также следует различать bonding-интерфейс и внутренний переход через кремний. Медная площадка соединяет поверхности двух частей; TSV проходит через толщину кристалла. Они могут использоваться вместе, но не являются одним объектом. Число доступных контактов на границе ещё не сообщает, как данные и питание дойдут до нужных транзисторов или внешних выводов корпуса.
Планарность и состояние меди задают исходные условия процесса
При подготовке поверхности важны локальная топография и её равномерность на всей площади. Химико-механическая полировка, очистка и подготовка диэлектрика должны дать состояние, подходящее для выбранного процесса. Нельзя заменить эту задачу простым требованием «сделать площадки максимально высокими»: выступы и углубления также влияют на механический контакт и последующее образование соединения.
Работа imec и EV Group за май 2026 года описывает совместную настройку SiCN, CMP и контролируемого углубления меди на несколько нанометров. Эти параметры относятся к показанному процессу. Их нельзя объявить универсальным рецептом для любого металла, диэлектрика и температурного бюджета.
Для производства нужна повторяемость, а не единственная удачная пара. Изменение краёв пластины, неоднородная полировка или загрязнение после разделения кристаллов способны менять результат. Поэтому метрология должна связывать состояние до соединения с электрическими и механическими данными после него. Без такой связи высокий средний выход годных мало помогает локализовать причину редких, но дорогих дефектов.
Плотность контактов растёт как обратный квадрат шага
Для идеальной квадратной решётки с шагом p микрометров геометрическая плотность равна примерно 10⁶/p² контактов на квадратный миллиметр. При 40 мкм получается 625, при 10 мкм — 10000, при 5 мкм — 40000. Уменьшение шага вчетверо даёт шестнадцатикратный рост числа мест, а не четырёхкратный. Это геометрия решётки, не измеренная плотность полезного интерфейса изделия.
Часть мест требуется питанию, земле, тесту и управлению; существуют ограничения краёв, маршрутизации и допустимой формы площадок. Если из условных 10000 мест на квадратный миллиметр только 40% выделены под данные, остаётся 4000 соответствующих соединений. Для получения полосы нужно ещё знать скорость каждого, направление и способность схемы подавать данные.
Следовательно, «в сто раз больше контактов» не означает «в сто раз быстрее приложение». Дополнительные связи могут снизить частоту отдельных линий, улучшить питание или изменить архитектурное разбиение. Такие выгоды важны, но различны. Сравнивать следует одинаковую полезную функцию, её геометрию, энергию и время, сохраняя различие между площадью контактного массива и площадью всего кристалла.
Рекорды 200 нм W2W и 1 мкм D2W имеют разные условия
28 мая 2026 года imec и EV Group сообщили о wafer-to-wafer test vehicle с шагом медных площадок 200 нм и совмещением после соединения менее 40 нм по указанному критерию. Это исследовательская демонстрация с разводимыми структурами, а не сообщение о серийном CPU с таким шагом. Результат важен именно как подтверждение определённого технологического маршрута и измеренных условий.
CEA-Leti 29 мая 2026 года представила D2W-структуры вплоть до 1 мкм. При этом публикация прямо отмечает ограничение выхода годных на 1 мкм точностью совмещения существующего оборудования. Целевые 0,5 мкм описаны как следующий шаг. Убирать эти оговорки и называть 1 мкм готовой массовой нормой было бы неверно.
Нельзя ранжировать два результата одним числом шага, игнорируя W2W и D2W. Различаются подготовка, размещение, выбор кристаллов и производительность процесса. Также электрическая цепочка из множества соединений доказывает другое, чем полностью работающая большая логическая система. Для оценки прогресса полезно фиксировать тип образца, число и распределение проверенных связей, условия и подтверждённую область результата.
W2W и D2W обменивают производительность на свободу выбора кристаллов
Wafer-to-wafer соединяет подготовленные пластины целиком, после чего структура разделяется. Это позволяет выполнять совмещение на уровне пластины, однако соответствующие области должны совпадать по геометрии. Негодный участок одной стороны может испортить полезную пару, даже если другая сторона исправна. Поэтому корреляция карт дефектов и стратегия использования пластины влияют на экономику.
Die-to-wafer размещает отдельные кристаллы на принимающей пластине. Так можно выбирать заранее проверенные части и сочетать разные размеры. Цена свободы — индивидуальное обращение с кристаллами, время размещения и риски загрязнения, перекоса либо повреждения. Преимущество одной технологии не выводится только из минимального достижимого шага: значима полная цепочка подготовки и сборки.
Технологический материал CEA-Leti связывает D2W с чистотой, нанотопографией и точностью размещения. В реальном проекте добавляются форма принимающей области, доступная производственная линия и контроль после каждого этапа. Сочетание W2W и D2W также возможно, но увеличивает число отношений, которые нужно проверить, прежде чем считать конструкцию пригодной для нужного объёма выпуска.
Known good die снижает риск дорогой сборки, сохраняя границы теста
Проверка кристалла до соединения позволяет отсеять обнаруженные неисправности раньше, чем они погубят весь стек. Но known good die означает соответствие выбранному набору проверок, а не абсолютную гарантию отсутствия любого будущего дефекта. Часть внутренних связей, режимов или слабых мест проявляется только после сборки и под реальной совместной нагрузкой.
Некоторые плотные контактные поверхности неудобны для обычного прямого зондирования. Поэтому нужны встроенные тестовые пути и согласованные способы доступа через доступные интерфейсы. Производственный тест должен отличать дефект логики от повреждения соединения и сохранять наблюдаемость после появления верхнего слоя. Иначе стек можно признать неработающим, но причина останется неизвестной и дорогой для исправления процесса.
Intel Foundry отдельно описывает die sort и system-level test. Эти виды проверки отвечают на разные вопросы. Разумный план использует их последовательно, учитывая время, покрытие и стоимость. Экономия на предварительном тесте может обернуться потерей уже собранных исправных компонентов; чрезмерный тест тоже расходует производственный ресурс без автоматического улучшения всех свойств.
Выход годных стека определяется несколькими вероятностями
Возьмём учебный стек из четырёх кристаллов с независимой вероятностью исправности 95% каждого и трёх соединительных интерфейсов с вероятностью успеха 98% каждого. При требовании исправности всех частей итог равен 0,95⁴×0,98³, примерно 76,66%. Числа не описывают фабрику, а независимость является явным допущением. Общие загрязнения и другие корреляции могут нарушать такую модель.
Если предварительный отбор даёт вероятность исправности каждой выбранной части 99,5%, при тех же интерфейсах получается около 92,25%. Это заметное изменение, но оно не делает проверку бесплатной и не отменяет дефектов сборки. Остаточная вероятность после отбора зависит от покрытия и режима проверки, поэтому заменять её маркетинговым обещанием «все кристаллы гарантированно хорошие» нельзя.
Стоимость одного годного результата также включает отбракованные части, подложки, время оборудования и повторные операции. Дешёвые кристаллы могут образовать дорогой стек, если поздний дефект уничтожает много уже вложенного ресурса. Для выбора архитектуры считают ожидаемую стоимость завершённого годного изделия, а не только сумму цен отдельных исправных кристаллов. Полезно исследовать чувствительность к каждому этапу, чтобы улучшать действительно значимый участок.
Смещение площадок меняет площадь перекрытия
В упрощённой геометрической модели квадратная площадка имеет сторону 2 мкм. Совмещение без поворота смещено на 0,3 мкм по одной оси и на 0,4 по другой. Площадь перекрытия равна (2−0,3)×(2−0,4)=2,72 мкм² вместо четырёх, то есть 68%. Это модель прямоугольников, не расчёт контактного сопротивления конкретного гибридного соединения.
Действительные площадки могут иметь иную форму, а поверхность и образование металлической связи добавляют собственные факторы. Даже одинаковая доля перекрытия не означает одинаковую надёжность при разных токах и термоциклах. Поворот, деформация и локальная ошибка поля также не сводятся к одному глобальному смещению. Поэтому хорошее среднее значение совмещения не заменяет карту распределения по всей области.
При уменьшении размеров та же абсолютная ошибка занимает большую долю площадки. Это объясняет, почему новый рекорд шага требует не только более мелкого рисунка, но и изменения оборудования, метрологии и коррекций. Однако геометрическая допустимость не доказывает электрический запас. Для приёмки связывают наблюдаемое совмещение с распределением сопротивлений, дефектами и проверками под предусмотренной нагрузкой.
Короткая связь уменьшает паразитные расходы, но не всю энергию системы
Уменьшение длины и размеров межсоединения способно снизить паразитную ёмкость и изменить сопротивление. Для масштаба энергия, запасённая на условной ёмкости 20 фФ при 0,5 В, равна ½CV²=2,5 фДж. При 5 фФ получится 0,625 фДж, вчетверо меньше. Это энергия электрического поля выбранного элемента, а не готовая энергия передачи одного бита всем интерфейсом.
Драйвер, приёмник, тактирование, управление и переключения соседней логики добавляют расходы. Для динамической мощности также нужны частота и активность; коэффициент из формулы запасённой энергии нельзя без пояснения перенести на полный цикл зарядки и разрядки. Поэтому красивое значение ёмкости помогает понять физическую причину, но не заменяет измеренную энергию законченной операции.
Дополнительная плотность может позволить отказаться от тяжёлого длинного транспорта или увеличить параллелизм. При этом больше одновременно работающих блоков способно поднять мощность всего чипа. Следовательно, более экономное соединение и более горячее изделие могут существовать одновременно без противоречия. Нужно сравнивать одинаковую работу, одинаковую границу измерения и время выполнения, а также объяснять, куда пошёл освободившийся энергетический бюджет.
TSV, ориентация поверхностей и разводка образуют единый маршрут
Face-to-face соединяет активные стороны, face-to-back — активную сторону с подходящей обратной стороной другой части. Для доступа через толщину может требоваться TSV и дополнительные слои металла. Выбор влияет на путь сигналов, питание, отвод тепла и возможность продолжить стек. Нельзя определить всю архитектуру только по фотографии двух кристаллов друг над другом.
Описание Intel Foveros Direct 3D различает ориентации и поколения соединений: на странице приведены 9 мкм для первого и 3 мкм для следующего поколения в формулировке развития технологии. Это сведения производителя о конкретной платформе. Они не делают 3 мкм общим текущим шагом всякого изделия с названием Foveros.
Сам TSV занимает место и взаимодействует с окружающими слоями. Учитываются сопротивление, ёмкость, механические напряжения и разрешённая область размещения. Если плотный bonding-массив подключён к редкой сети проходных связей, полный маршрут может иметь другое ограничение. Поэтому полезный показатель должен описывать путь от функции до функции, включая промежуточную разводку, а не только наиболее плотный участок.
Питание ограничивается током, сопротивлением и доступной геометрией
Условный ток 100 А через суммарное сопротивление 0,1 мОм создаёт падение 10 мВ и рассеивает 1 Вт по I²R. При напряжении питания 0,7 В это около 1,43% напряжения. Малое число миллиомов поэтому имеет заметное значение. Пример относится к выбранному эквивалентному участку и не утверждает таких параметров у конкретного процессора.
Десять одинаковых параллельных путей по 1 мОм в идеальной модели дают те же 0,1 мОм. Каждый переносит 10 А и рассеивает 0,1 Вт. В реальном массиве ток делится не обязательно равномерно: геометрия питания и локальная нагрузка различаются. Избыточная нагрузка отдельных контактов может быть важнее комфортного среднего по всему массиву.
Сигнальные контакты конкурируют за место с силовыми и земляными. Увеличить число данных, сохранив всё остальное без изменений, удаётся не всегда. Кроме статического падения возникают динамические колебания при быстром переключении нагрузки и требования к развязке. Поэтому плотная вертикальная интеграция должна проектироваться вместе с сетью питания и допустимыми режимами, а не после завершения логической компоновки.
Тепловое сопротивление слоя зависит от толщины и площади
В одномерной стационарной модели теплопроводности R=t/(kA). Для условного кремниевого слоя толщиной 50 мкм, теплопроводностью 100 Вт/(м·К) и площадью 25 мм² получается 0,02 К/Вт. Для отдельного слоя толщиной 1 мкм и k=1 Вт/(м·К) на той же площади — 0,04 К/Вт. Один тонкий плохо проводящий материал способен внести больший вклад, чем более толстый кремний.
При последовательном прохождении через эти два идеальных слоя сумма равна 0,06 К/Вт; поток 50 Вт создаёт разность 3 К. Это намеренно ограниченная модель, исключающая сопротивление границ, растекание, реальные металлы, TIM и радиатор. Она не прогнозирует температуру стека и не даёт основания назначить охлаждение по двум выбранным толщинам.
Также реальная теплопроводность зависит от материала и условий, а структура неоднородна. Участки меди и диэлектрика создают разные пути. Улучшение bonding-интерфейса может уменьшить один вклад, сохраняя ограничение в другом. Поэтому полезно разделять сопротивление непосредственно соединения, кристалла и всего пути до охлаждающей среды. Одно рекламное отношение этих разных величин способно скрыть настоящую температуру горячего участка.
Два активных слоя нагревают общий путь к охладителю
Рассмотрим учебную стационарную цепь: нижний слой 1 передаёт всё тепло через слой 2 к охладителю. Между слоями R12=0,1 К/Вт, от второго до среды R2a=0,2 К/Вт. При P1=40 Вт и P2=20 Вт верхний участок проводит суммарно 60 Вт. Температура слоя 2 выше среды на 12 К, слоя 1 —ещё на четыре, итого 16 К.
Если поменять мощности местами, общий верхний участок всё ещё проводит 60 Вт и даёт 12 К. Но добавка нижнего участка теперь равна двум кельвинам, так что нижний слой выше среды на 14 К. Простая перестановка источников меняет максимум при той же суммарной мощности. Модель исключает боковое растекание и альтернативные тепловые пути; она показывает роль расположения, а не точную температуру продукта.
Именно поэтому плотное соединение не устраняет необходимость теплового планирования. Самый горячий вычислительный блок нельзя размещать произвольно только по удобству сигналов. Ограничения частоты, напряжения и одновременно активных функций могут стать частью архитектуры. Проверка должна учитывать устойчивую нагрузку и локальные датчики, а не только краткий запуск, когда стек ещё не прогрелся.
Горячая точка отличается от средней плотности мощности
Если условные 20 Вт распределены по 100 мм², среднее равно 0,2 Вт/мм². Если те же 20 Вт выделяются в области 4 мм², локально получается 5 Вт/мм², в 25 раз больше. Суммарное потребление не изменилось. Поэтому совпадение ватт двух вариантов не гарантирует одинакового максимума температуры и одинакового запаса по надёжности.
Тепло растекается в стороны, а окружающие участки также работают, поэтому из такой плотности нельзя одной пропорцией получить температуру. Нужна пространственная модель с геометрией, материалами и граничными условиями. Наложение горячих зон разных слоёв способно создать более трудный путь, чем их смещение относительно друг друга. Это ещё один параметр совместного размещения функций.
Полезная оценка связывает активность блока с тепловым откликом во времени. Частый короткий импульс и длительная непрерывная нагрузка по-разному используют тепловую ёмкость. Датчик в другой области может реагировать с задержкой и показывать более спокойное значение. Поэтому защита и политика ограничения должны опираться на известную связь наблюдений с наиболее уязвимыми участками, а не на один средний показатель корпуса.
Размещение кэша относительно CPU показывает системный компромисс
AMD описывает 3D V-Cache с прямым Cu-to-Cu соединением и TSV. Это пример использования вертикальной интеграции для полезной функции, а не просто демонстрация максимального числа контактов. При этом приводимые AMD отношения плотности и энергии являются данными производителя с указанными условиями сравнения; они не означают такой же выигрыш каждой программы.
В анонсе Ryzen 7 9800X3D от 31 октября 2024 года указано перемещение 64 МБ кэша под вычислительный кристалл, чтобы приблизить ядра к охлаждению. Такой конкретный архитектурный выбор показывает, что расположение слоёв влияет не только на длину связи, но и на допустимый рабочий режим.
Из этого нельзя вывести универсальное правило всегда помещать память снизу. Разные кэши, память и вычислители имеют разную мощность, размеры и пути питания. В одном проекте ограничивает температура, в другом —маршрутизация или тест. Цель вертикальной интеграции состоит в улучшении законченной системы при её условиях, а не в воспроизведении внешнего рисунка известного процессора.
Утонение помогает маршруту, но осложняет обращение с кристаллом
Меньшая толщина способна сократить длину вертикальных переходов и изменить тепловое сопротивление, однако делает механическую часть более чувствительной. Нужны временные носители, контроль обработки обратной стороны и допустимых деформаций. Повреждение при разделении, переносе или снятии носителя может проявиться позже, когда в стек уже вложены другие исправные части.
После размещения неодинаковых по размеру кристаллов может потребоваться заполнить промежутки и восстановить поверхность для следующих уровней. В материале CEA-Leti 2026 года это связано с inter-die gap filling и последующими вертикальными переходами. Такой процесс является дополнительной технологической цепочкой с собственной метрологией, а не пустым пространством, которое можно игнорировать в электрической блок-схеме.
Механическая плоскостность, электрическая целостность и тепло проверяются совместно. Слишком агрессивное уменьшение толщины способно улучшить один параметр и ухудшить повторяемость сборки. Практический выбор учитывает технологическое окно и объём выпуска. Рекорд минимальной толщины без подтверждённой последовательности обращения не доказывает лучшую экономику или надёжность готового многослойного изделия.
Температурный бюджет сборки отличается от температуры эксплуатации
Некоторые этапы формирования соединения и последующей обработки требуют нагрева. Допустимость определяется уже изготовленными слоями, материалами и последовательностью операций. Высокая рабочая температура готового чипа не означает, что любой длительный технологический отжиг безвреден; важны продолжительность, атмосфера и состояние структуры на данном этапе. Эти условия нельзя заменить одним числом максимума из пользовательского паспорта.
Imec в марте 2026 года объявил ранний доступ к D2W PDK. Наличие набора правил помогает проектировать под конкретный процесс, но early access не равен универсально освоенному массовому производству любой конфигурации. Проверенные сочетания материалов и допустимые операции нужно читать в контексте технологической платформы.
Для многослойного проекта требуется определить, какой слой уже завершён перед каждым новым нагревом и что с ним происходит. Добавление следующего уровня не должно незаметно выходить за условия предыдущего. Это одна из причин, почему демонстрация двух соединённых частей не автоматически масштабируется до произвольного числа активных слоёв. Ограничения маршрута сборки иногда становятся важнее минимального достижимого шага контактов.
Термоциклы и деформация проверяют долговременную устойчивость
Материалы расширяются по-разному. В учебной свободной оценке разность коэффициентов 12,4×10⁻⁶/К, перепад 100 К и длина 20 мм дают разность удлинений 24,8 мкм. Это относительное перемещение несвязанных частей, а не рассчитанный сдвиг bonding-площадок в связанном корпусе. В сборке возникают напряжения и сложная деформация, которую такая формула не описывает полностью.
Расчёт объясняет, почему нужно исследовать механическую систему целиком. Соединённые материалы ограничивают перемещение друг друга, а геометрия, толщины и податливость промежуточных слоёв меняют распределение. Даже при одинаковой среднеизмеренной температуре могут существовать локальные циклы и градиенты. Уязвимое место не обязано совпадать с самым горячим датчиком или наиболее длинной трассой.
Ускоренное испытание подтверждает поведение в выбранных условиях и в рамках модели переноса на эксплуатацию. Нельзя объявить произвольное число циклов равным точному числу лет для любого применения. Нужны механизм отказа, статистика, критерий дефекта и наблюдение за изменением сопротивлений и функциональности. Проверка одного исходного электрического прохода отвечает на более узкий вопрос, чем долговременная устойчивость интерфейса.
Промышленная технология, продукт и исследовательская структура имеют разные статусы
TSMC сообщает о выходе 3-нм технологии SoIC stacking в объёмное производство в 2025 году. Эти 3 нм относятся к обозначению технологического процесса чипов, а не к шагу bonding-контактов. Смешивать их с исследовательскими 200 нм площадок нельзя: числа описывают разные физические границы и разные виды достижения.
Серийное устройство подтверждает существование конкретной полезной реализации, но не раскрывает автоматически все её производственные параметры. Исследовательская структура позволяет глубже показать выбранный механизм, однако не доказывает массовый выход годных сложной системы. Дорожная карта описывает цель. При сравнении важно сохранять эти категории даже тогда, когда несколько сообщений используют одинаковое слово «передовой».
Полезный инженерный итог связывает шаг, качество поверхности, совмещение, выбранные годные кристаллы, питание, пространственную тепловую модель и проверку после сборки. Гибридное соединение создаёт плотную архитектурную границу; выигрыш появляется, когда вся система умеет ею воспользоваться. Минимальное число микрометров является одним параметром этой задачи, а не готовой оценкой скорости, стоимости и срока службы продукта.
Официальные первичные источники
- Imec и EV Group — W2W test vehicle, 200 нм, 28.05.2026.
- CEA-Leti — D2W test vehicle до 1 мкм, 29.05.2026.
- CEA-Leti — Next Generation Hybrid Bonding, технологический материал.
- TSMC — SoIC, KGD и статус производства.
- Intel Foundry — Foveros Direct 3D, ориентации и поколения соединения.
- Intel Foundry — Advanced Process and Packaging, die sort и системный тест.
- AMD — 3D V-Cache Technology, Cu-to-Cu и TSV.
- AMD — архитектурное размещение кэша Ryzen 7 9800X3D, 2024.
- Imec NanoIC — ранний доступ к D2W PDK, 02.03.2026.